Tóm tắt nhanh
- Nagare Labs phát triển Z2RAM, bộ nhớ không dùng tụ điện riêng, hướng tới xếp các lớp nhớ trực tiếp phía trên chip tăng tốc AI.
- Hãng dự phóng Gen 1 nhanh gấp 14 lần DRAM; mật độ gấp 5 lần SRAM 2nm mật độ cao khi dùng sáu lớp. Đây chưa phải kết quả trên chip thương mại.
- Cell ba transistor cải tiến trong nghiên cứu của nhóm sáng lập giữ dữ liệu hơn 300 giây ở 85°C, nhưng không đồng nhất với cấu trúc hai transistor của sản phẩm dự kiến.
- Công ty đặt mục tiêu có mẫu thử trong vòng bốn năm và giao hàng sản xuất trong một thập kỷ, còn phải giải quyết tích hợp và độ tin cậy.
Nagare Labs, công ty do hai giáo sư Georgia Tech Suman Datta và Shimeng Yu đồng sáng lập, đang phát triển Z2RAM với tham vọng đưa bộ nhớ có tốc độ gần SRAM và mật độ gần DRAM lên trên bộ tăng tốc AI. Công ty công bố công nghệ ngày 26/10/2026; trang chính thức hiện nêu các mục tiêu Gen 1 dựa trên mô phỏng thiết kế, chứ chưa công bố một chip hoàn thiện đạt toàn bộ thông số đó.
Đáng chú ý ở hướng đi này là cách giảm quãng đường dữ liệu phải di chuyển. Thêm sức tính toán không tự giải quyết được thời gian chờ bộ nhớ, trong khi tăng SRAM trên chip lại tốn diện tích. Z2RAM muốn chen vào khoảng trống ấy bằng cell không tụ điện riêng và cách tăng dung lượng theo chiều dọc. Nhưng để đánh giá triển vọng, phải tách kết quả đo ở cell nghiên cứu khỏi hiệu năng của cả hệ thống nhớ.
Đọc không phá hủy dữ liệu là lợi thế, nhưng chưa chứng minh được cả chồng nhớ
Điểm có cơ sở kỹ thuật của Z2RAM nằm ở việc tách thao tác đọc khỏi nơi giữ điện tích, qua đó tránh chu kỳ khôi phục dữ liệu sau đọc như DRAM thông thường. Nếu tích hợp thành công, lợi ích không chỉ nằm ở một cell nhỏ hơn mà còn ở việc giảm công việc phụ mỗi lần bộ tăng tốc cần lấy dữ liệu.
Không có tụ điện riêng không có nghĩa là không dùng điện tích
Nagare mô tả cấu trúc Z2RAM bằng hai transistor và một lớp chắn. Transistor ghi nạp điện tích vào nút lưu trữ rồi chuyển sang trạng thái tắt với dòng rò thấp; transistor đọc cảm nhận trạng thái đó mà không rút cạn điện tích. Lớp chắn hạn chế ảnh hưởng từ hoạt động điện của các cell lân cận.
Cơ chế này thuộc nhóm gain cell: điện dung cổng của transistor đọc tham gia giữ điện tích, thay cho một tụ điện vật lý riêng như ở DRAM. Vì vậy, gọi Z2RAM là bộ nhớ không tụ điện cần hiểu theo nghĩa cấu trúc cell, không phải dữ liệu được lưu mà chẳng cần điện dung. Đây cũng không phải căn cứ để xem nó là bộ nhớ bất biến giống SSD.
Với DRAM, thao tác đọc làm thay đổi điện tích lưu trong cell nên cần ghi phục hồi sau đó. Đọc không phá hủy dữ liệu giúp gain cell tránh phần việc này, còn mức rò thấp có thể kéo dài khoảng thời gian giữa các lần làm tươi. Hai lợi ích liên quan nhưng không giống nhau: bỏ ghi phục hồi sau đọc không đồng nghĩa với việc điện tích tồn tại vĩnh viễn.
Ngay thuật ngữ “không cần refresh” cũng cần đặt đúng phạm vi. Trong nghiên cứu về cell cải tiến, dữ liệu của các tác vụ AI được khảo sát trong bộ nhớ đệm cuối có thể bị ghi đè trước khi điện tích suy giảm tới ngưỡng gây lỗi. Điều đó có ích cho cache của những tác vụ phù hợp, nhưng chưa đủ để kết luận mọi vùng nhớ, ở mọi nhiệt độ và mọi thời gian lưu, đều không cần làm tươi.
Số đo cell và mục tiêu Gen 1 chưa phải cùng một thứ
Bảng tổng hợp của Tom’s Hardware cho thấy tiến bộ rõ ở khả năng giữ dữ liệu, đồng thời chỉ ra các lớp bằng chứng khác nhau. Các cell đã đo thuộc nhiều thiết kế nghiên cứu; mô phỏng mảng nhớ và thông số Gen 1 lại có điều kiện riêng. Không thể ghép những kết quả tốt nhất thành cấu hình của một chip đã tồn tại.
| Phép đo giữ dữ liệu | Cell được khảo sát | Kết quả và điều kiện |
|---|---|---|
| Giữ dữ liệu, IEDM 2020 | Hai transistor | 1 giây ở 25°C; 300 mili giây ở 85°C, đã đo |
| Giữ dữ liệu, IEDM 2025 | Ba transistor tự căn chỉnh | Hơn 1.000 giây ở 25°C, đã đo |
| Giữ dữ liệu, VLSI 2026 | Ba transistor thông thường | 0,1 giây ở 85°C, tới mức suy hao 100 mV, đã đo |
| Giữ dữ liệu, VLSI 2026 | Ba transistor cải tiến có tăng cường điện áp | Hơn 300 giây ở 85°C, tới mức suy hao 100 mV, đã đo |
Số liệu: Tom’s Hardware, tổng hợp các nghiên cứu của nhóm sáng lập Nagare Labs.
Mức hơn 300 giây ở nhiệt độ cao đáng chú ý hơn một con số giữ dữ liệu dài chỉ đo ở nhiệt độ phòng. Nhưng đó là cell ba transistor cải tiến, còn cấu trúc hãng quảng bá cho Z2RAM là hai transistor kèm lớp chắn. Chuyển kết quả từ thiết kế nghiên cứu sang sản phẩm dự kiến vẫn là phần cần kiểm chứng.
| Thông số nghiên cứu | Kết quả | Trạng thái và điều kiện |
|---|---|---|
| Xung ghi | 10 ns | Đã đo trên cell hai transistor, IEDM 2025 |
| Độ trễ đọc | 2,6 ns | Mô phỏng thiết kế 7nm, mảng 128 × 128, VLSI 2026 |
| Diện tích cell | 0,0168 µm² | Dự phóng theo quy tắc thiết kế 7nm, VLSI 2026 |
| Mật độ bit | Gấp 5,7 lần SRAM 7nm | Mô phỏng bốn tầng, dung lượng 256MB, cùng diện tích, IEEE Transactions on Computers 2026 |
| Tích năng lượng × độ trễ × diện tích của GPU L2 | Thấp hơn SRAM 75–80% | Mô phỏng dung lượng gấp đôi trong cùng diện tích, IEDM 2025 |
Số liệu: Tom’s Hardware. ns là nano giây; µm² là micromét vuông.
Chỉ số năng lượng × độ trễ × diện tích gộp nhiều yếu tố, nên mức giảm 75–80% không có nghĩa GPU nhanh hơn hoặc tiết kiệm điện tương ứng. Tương tự, độ trễ đọc mô phỏng của một mảng nhỏ chưa đại diện cho thời gian truy cập của toàn bộ bộ nhớ sau khi thêm mạch ngoại vi và kết nối với chip tính toán.
| Mục tiêu của Nagare Labs | Mức dự phóng Gen 1 | Phạm vi so sánh |
|---|---|---|
| Mật độ bit | Gấp 5 lần SRAM | Sáu lớp Z2RAM, so với SRAM 2nm mật độ cao; dựa trên mô phỏng bố trí thiết kế |
| Tốc độ truy cập | Nhanh gấp 14 lần DRAM | Dự phóng Gen 1 của hãng, chưa phải số đo chip thương mại |
| Năng lượng đọc | Khoảng một phần ba SRAM | Dự phóng Gen 1 của hãng, chưa phải số đo chip thương mại |
Số liệu: Nagare Labs. Cả ba thông số là mục tiêu dự phóng, không phải kết quả kiểm thử sản phẩm bán ra.
So sánh diện tích cũng cần cùng sự thận trọng. Tom’s Hardware nêu diện tích cell dự phóng 0,0168 µm² theo quy tắc 7nm bên cạnh mức 0,0199 µm² của SRAM mật độ cao TSMC N3. Đây là đối chiếu kích thước cell ở các công nghệ khác nhau, không chứng minh một chip Z2RAM sẽ rẻ hơn hay có dung lượng sử dụng cao hơn theo đúng tỷ lệ ấy.
Đưa bộ nhớ lên trên chip làm bài toán nhiệt khó hơn
Xếp bộ nhớ sát phần tính toán giúp rút ngắn kết nối, nhưng cũng đặt nó gần nguồn nhiệt. Theo mô phỏng năm 2025 của nhóm Shimeng Yu được Tom’s Hardware tổng hợp, khi giữ DRAM xếp trên logic ở mức không quá 95°C, mật độ công suất logic bị giới hạn ở 220 W/cm², hoặc 300 W/cm² nếu cải thiện các đường dẫn nhiệt.
Hai mức công suất đó là kết quả trong cấu hình mô phỏng cụ thể, không phải trần chung cho mọi chip AI hay mọi loại HBM. Chúng giải thích vì sao chỉ chuyển bộ nhớ từ cạnh chip lên phía trên chưa đủ: khả năng giữ điện tích và đường thoát nhiệt đều ảnh hưởng tới phần tính toán bên dưới.
Ở điểm này, số đo giữ dữ liệu tại 85°C chưa chứng minh Z2RAM vận hành ổn định trên ngưỡng 95°C. Khoảng nhiệt độ chưa được đo không thể lấp bằng việc ngoại suy từ đặc tính rò thấp của bán dẫn oxit. Muốn chứng minh lợi thế nhiệt, hãng cần số đo trên cấu trúc xếp lớp thực tế, thay vì chỉ kết quả của cell riêng lẻ.
Nagare chọn lắng đọng các lớp nhớ trên cùng khuôn và tạo mẫu theo chiều dọc, thay vì ghép riêng từng khuôn nhớ như chồng HBM. Trang hãng cho biết thiết kế sử dụng công cụ wafer 300mm, quang khắc DUV và không cần EUV; các lớp nhớ không có mối nối ghép khuôn giữa từng lớp. Đó là hướng thiết kế chế tạo, chưa phải bằng chứng về tỷ lệ thành phẩm khi sản xuất hàng loạt.
Phân biệt này quan trọng vì “không ghép từng lớp nhớ” không có nghĩa mọi khâu tích hợp với bộ tăng tốc đã hoàn tất. Giao tiếp giữa bộ nhớ mới và phần tính toán vẫn phải được thiết kế, kiểm định cùng đối tác. Lợi thế về số kết nối dọc chỉ biến thành hiệu năng khi mạch điều khiển và hệ thống có thể khai thác được nó.
Với hệ thống AI tại Việt Nam, chưa có lý do hoãn mua phần cứng để chờ Z2RAM
Z2RAM phù hợp để theo dõi như một hướng tăng dung lượng bộ nhớ gần compute, chứ chưa phải lựa chọn thay HBM trong dự toán máy chủ sắp triển khai. Thông số cell không cho biết một mô hình AI hoàn chỉnh sẽ chạy nhanh hơn bao nhiêu, còn mật độ cao hơn SRAM cũng không tự bảo đảm đủ chỗ cho toàn bộ trọng số và bộ nhớ đệm của mô hình.
The Register đưa tin Nagare nhận 5 triệu USD vốn hạt giống từ vòng gọi vốn do Playground Global dẫn đầu; Pat Gelsinger, cựu CEO Intel và đối tác tại quỹ, tham gia hội đồng quản trị. Khoản vốn hỗ trợ bước phát triển tiếp theo, nhưng công ty vẫn đang tìm đối tác fab nghiên cứu để đi ra ngoài quy mô phòng sạch đại học.
Theo lộ trình được công bố trong cuộc trao đổi với The Register, công ty nhắm tới mẫu tile Z2RAM hoạt động trong vòng bốn năm và giao hàng sản xuất trong một thập kỷ. Đây là mục tiêu, không phải thời hạn chắc chắn hay thời gian tối thiểu đã được xác nhận. Công nghệ hiện chưa phải sản phẩm bán lẻ tại Việt Nam.
Độ tin cậy còn là điều kiện bắt buộc: sai lệch rất nhỏ ở điện áp ngưỡng transistor cũng có thể làm thay đổi bit được lưu, nên kéo dài thời gian giữ điện tích mới giải quyết một phần bài toán. Mốc đáng chờ tiếp theo là một chồng nhớ nhiều lớp được chế tạo ở fab, có số đo độ trễ, năng lượng và độ tin cậy ở nhiệt độ vận hành. Khi ấy mới có cơ sở đặt Z2RAM cạnh các phương án bộ nhớ hiện có trong một thiết kế hệ thống cụ thể.
Nguồn tham khảo: Nagare Labs; Tom’s Hardware; The Register.
