Tóm tắt nhanh
- Ảnh die-shot từ Kurnal Insights cho thấy Kirin 9050 Pro được cấu thành từ hai die riêng biệt (die logic và die SRAM) có cùng kích thước 11,13 × 10,84 mm (120,65 mm²).
- Huawei áp dụng nền tảng đóng gói 3D LogicFolding để xếp chồng SRAM dưới die logic, nhằm rút ngắn đường truyền tín hiệu và tăng mật độ bóng bán dẫn mà không phụ thuộc hoàn toàn vào thu nhỏ tiến trình quang khắc.
- Thông tin lan truyền về việc die logic dùng tiến trình SMIC N+3 và SRAM dùng N+2 chỉ là suy đoán từ giới rò rỉ; cả Huawei lẫn xưởng đúc SMIC đều chưa từng xác nhận chính thức.
- Thiết kế xếp chồng 3D giúp thu gọn diện tích từng tấm silicon đơn lẻ nhưng đòi hỏi quy trình đóng gói phức tạp, khiến bài toán tỷ lệ xuất xưởng thương mại gặp nhiều thách thức.
Con số 120,65 mm² là diện tích từng die, không phải toàn bộ kích thước chip
Ảnh chụp cấu trúc die-shot vi xử lý HiSilicon Hi36E0 (tên thương mại là Kirin 9050 Pro) do chuyên trang Kurnal Insights công bố đã mang đến cái nhìn chi tiết đầu tiên về thiết kế phần cứng của con chip này. Điểm mấu chốt nằm ở chỗ chip không phải một tấm silicon nguyên khối (monolithic) thông thường mà bao gồm hai die tách biệt: một die logic phụ trách tính toán và một die SRAM đảm nhiệm bộ nhớ đệm, được liên kết chặt chẽ với nhau.
Kích thước ghi nhận của mỗi die là 11,13 × 10,84 mm, tương đương diện tích 120,65 mm². Trước đó, một số tin đồn từ Wccftech dẫn lại thông số từ giới rò rỉ công nghệ cho rằng Kirin 9050 Pro có diện tích nhỏ hơn tiền nhiệm Kirin 9030S (vốn được cho là rộng 122 mm²). Tuy nhiên, mức chênh lệch 1,35 mm² (khoảng 1,1%) trên thực tế chỉ là diện tích mặt bằng của từng die thành phần. Khi tính toàn bộ thể tích gói đóng gói hoàn chỉnh, việc xếp chồng hai lớp silicon đồng nghĩa tổng lượng vật liệu bán dẫn được sử dụng lớn hơn nhiều so với một con chip 2D truyền thống.
Kiến trúc LogicFolding và bài toán đánh đổi về mặt đóng gói
Trong thông cáo giới thiệu dòng điện thoại gập ba Mate XT 2 Ultimate Design, Huawei xác nhận Kirin 9050 Pro được phát triển trên nền tảng công nghệ mà hãng gọi là LogicFolding. Theo phân tích kiến trúc từ TechNode và TechWire Asia, thay vì dàn trải các khối bộ nhớ đệm SRAM trên cùng một mặt phẳng với các nhân CPU, GPU hay NPU, giải pháp này tách rời SRAM thành một lớp silicon riêng và đặt ngay bên dưới die logic bằng các liên kết thẳng đứng mật độ cao.
Lợi thế kỹ thuật của cách tiếp cận này là rút ngắn đáng kể chiều dài đường dẫn tín hiệu giữa bộ nhớ đệm và các khối xử lý trung tâm, từ đó giảm độ trễ và tiết kiệm điện năng tiêu thụ trên đường truyền bus nội bộ. Huawei từng đưa ra tuyên bố rằng kiến trúc này giúp mật độ bóng bán dẫn tăng từ 155 triệu lên 238 triệu transistor/mm², đồng thời hiệu năng đơn nhân tăng 24% và đa nhân tăng 52% so với thế hệ trước. Dù vậy, những chỉ số này hiện vẫn hoàn toàn là công bố một chiều từ phía nhà sản xuất và chưa có bất kỳ phòng thí nghiệm hay bài đánh giá độc lập nào kiểm chứng trong điều kiện vận hành thực tế.
| Hạng mục cấu trúc | Die Logic (Xử lý tính toán) | Die SRAM (Bộ nhớ đệm) |
|---|---|---|
| Kích thước vật lý | 11,13 × 10,84 mm (120,65 mm²) | 11,13 × 10,84 mm (120,65 mm²) |
| Các khối chức năng chính | Nhân CPU LinXi, GPU Maleoon 955, Davinci NPU, Kirin ISP, Balong-5G Modem | 12MiB System Level Cache (SLC), cache L2/L3 chia sẻ, bộ điều khiển LPDDR5X/6 |
| Vai trò trong kiến trúc | Tầng trên: thực thi lệnh tính toán và xử lý đồ họa, mạng | Tầng dưới: cung cấp bộ nhớ đệm tốc độ cao và đường truyền dữ liệu thẳng đứng |
| Tiến trình quang khắc được đồn đoán | SMIC N+3 (chưa được xác nhận chính thức) | SMIC N+2 (chưa được xác nhận chính thức) |
Số liệu cấu trúc: Kurnal Insights; đối chiếu thông số chức năng từ die-shot thực tế.
Ở góc độ sản xuất bán dẫn, việc chia tách thành hai die nhỏ hơn giúp tăng tỷ lệ chip đạt chuẩn (yield rate) trên từng tấm wafer riêng lẻ. Tuy nhiên, rào cản lớn nhất lại nằm ở khâu đóng gói tiên tiến (advanced packaging). Việc liên kết hai die silicon có kích thước lớn 120 mm² đòi hỏi độ chính xác căn chỉnh cực cao và công nghệ tản nhiệt rất phức tạp, bởi die logic phía trên sinh nhiệt lớn trong khi nhiệt lượng từ die SRAM bên dưới khó thoát ra ngoài. Theo ghi nhận của TechWire Asia, giải pháp 3D này tiêu tốn nhiều wafer hơn đáng kể và tạo áp lực lớn lên năng lực đóng gói trong bối cảnh các xưởng đúc nội địa Trung Quốc vẫn đang bị giới hạn thiết bị quang khắc tiên tiến.
Tiến trình N+3 và N+2 vẫn dừng lại ở mức tin đồn chưa kiểm chứng
Một điểm gây tranh cãi lớn trên các diễn đàn công nghệ là tuyên bố cho rằng die logic được sản xuất trên tiến trình N+3 của SMIC trong khi die SRAM dùng tiến trình N+2. Cần phải làm rõ rằng thông tin này xuất phát từ tài khoản rò rỉ trên mạng xã hội được trang tin Wccftech trích dẫn lại, không xuất hiện trong dữ liệu phân tích của Kurnal Insights và càng không có trong bất kỳ tài liệu kỹ thuật nào của Huawei.
Cả Huawei và xưởng đúc SMIC đều giữ im lặng tuyệt đối về danh tính đơn vị gia công cũng như công nghệ node cụ thể cho Kirin 9050 Pro. Do đó, việc vội vàng kết luận Trung Quốc đã thương mại hóa thành công tiến trình tương đương 3nm hay 5nm chỉ qua các bài đăng mạng xã hội là hoàn toàn thiếu cơ sở xác thực.
Cơ hội tiếp cận của người dùng trong nước trước rào cản chuỗi cung ứng
Hiện tại, Kirin 9050 Pro mới chỉ được thương mại hóa duy nhất trên mẫu máy siêu cao cấp Huawei Mate XT 2 Ultimate Design với giá bán khởi điểm tại thị trường Trung Quốc từ 19.999 Nhân dân tệ. Mẫu máy này chưa được phân phối chính hãng tại thị trường Việt Nam. Một số đơn vị kinh doanh hàng xách tay trong nước đang chào hàng bản 256GB với mức giá ước tính lên tới khoảng 96 triệu đồng, song nguồn hàng thực tế vô cùng khan hiếm.
Đối với người dùng trong nước quan tâm đến công nghệ bán dẫn, Kirin 9050 Pro là một minh chứng đáng chú ý cho hướng đi tối ưu kiến trúc đóng gói 3D để bù đắp sự thiếu hụt về máy quang khắc tiên tiến. Dẫu vậy, chi phí đóng gói đắt đỏ cùng sản lượng hạn chế đồng nghĩa với việc dòng chip này sẽ khó xuất hiện rộng rãi trên các thiết bị phân khúc phổ thông trong tương lai gần.
Nguồn tham khảo: Kurnal Insights, TechNode, TechWire Asia, Wccftech
